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Synthese eines CRC-Number-Crunchers auf einem FPGA

  • Das hier beschriebene und auf einem FPGA vom Typ Spartan-3A DSP realisierte System dient dazu, auf besonders effiziente Weise die Häufigkeitsverteilung nicht erkannter fehlerhafter Nachrichten mit verschiedenen CRCPolynomen zu berechnen. Damit die Berechnung in möglichst kurzer Zeit stattfindet, wurde das System aus 64 parallel arbeitenden Instanzen von CRC-Findern in mehrstufiger Fließbandorganisation aufgebaut. In der hier beschriebenen Ausbaustufe erreicht das System eine Gesamtleistung von 6,4 ·109 Operationen in der Sekunde.

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Metadaten
Author:Stefan Gebhart, Irenäus Schoppa
URL:http://www.mpc-gruppe.de/de/workshopbaende.html
ISSN:1868-9221
Parent Title (German):54. MPC-Workshop, Hochschule Ulm, Juli 2015; Tagungsband zum Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg
Document Type:Conference Proceeding
Language:German
Year of Publication:2015
Release Date:2018/03/01
Tag:CRCPolynom; Cyclic Redundancy Check; FPGA; Prüfsumme; Spartan-3A DSP
First Page:61
Last Page:66
Open Access?:Ja
Relevance:Externer wissenschaftlicher Fachvortrag oder Poster